本⽂主要介绍DDR的原理图和PCB设计规则。
1、SCH设计原则
DDR原理图的设计⽬前⽐较成熟，由于其信号引脚固定，且有统⼀的规范（JESD79系列），⽽且像Micron、Samsung、SK Hynix、Toshiba等⼚家都有各⾃的technical note，因此本⽂只罗列⼀些特殊的注意事项。
1.1、颗粒容量的可扩展性
根据JEDEC标准，不同容量的内存芯⽚⼀般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb与256Mb的兼容应⽤。
1.2、未⽤的DQ引脚处理
对于x16的DDR器件来说，未⽤的引脚要作⼀定的处理。例如x16的DDR来说，DQ[15:8]未⽤，则处理如下，将相关的UDM/DQMH拉⾼⽤来屏蔽DQ线，DQ[15:8]通过1~10k的电阻接地⽤来阻⽌迸发写时的噪声。
1.3、端接技术
DDR常⽤的端接技术有两种，分别如下：
串⾏端接，主要应⽤在负载DDR颗粒不⼤于4个的情况下。对于双向I/O信号来说，例如DQ，串⾏端接电阻Rs放置在⾛线的中间，⽤来抑制振铃，过冲和下冲。对于单向的信号来说，例如地址线，控制线，串⾏端接电阻放置在⾛线中间或者是信号的发送端，推荐放置在信号的发送端。
并⾏端接，主要应⽤在负载SDRAM器件⼤于4个，⾛线长度>2inch，或者通过仿真验证需要并⾏端接的情况下。并⾏端接电阻Rt取值⼤约为2Rs，Rs的取值范围是10~33ohm，故Rt的取值范围为22~66ohm。并⾏端接电压为VTT。
对于没有ODT功能的DDR，所有的数据线，地址，命令，控制线都需要使⽤single-ended Parallel Termination端接。
1.4、时钟信号
所有DDR的差分时钟线CK与CK#必须在同⼀层布线，误差+-20mil，最好在内层布线以抑制EMI。如果系统有多个DDR器件的话，要⽤阻值100~200ohm的电阻进⾏差分端接。
若时钟线的分叉点到DDR器件的⾛线长度<1000mil，要使⽤100~120ohm的差分端接（只⽤⼀个端接电阻），如下图：
若时钟线的分叉点到DDR器件的⾛线长度>1000mil，要两个使⽤200~240ohm的电阻差分端接，因为两个200~240ohm的电阻并联值正好为100~120ohm。如下图所⽰。
针对⼀拖多的情况，在时钟线差分对之间经常会并联⼀个pF级的差分电容，容值根据阻抗匹配的观点，需匹配差分阻抗Z0，故，即800MHz时钟、100Ω差分阻抗时，C约为2pF。该电容⼀般放在发送端，为了滤除差模⼲扰、消除反射。
1.5、参考电压VREF
对于较轻的负载(<4⽚DDR器件)，可使⽤下图的⽅法：
VREF⾛线尽量短粗；
在器件VREF引脚处放置⼀个0.1uF的旁路电容；
在VREF和VDDQ之间放置⼀个0.1uF的电容（上电时电压的跟随特性更好）；在VREF和VSSQ之间放置⼀个0.1uF的电容；具体如下图所⽰：
对于较重的负载(>4⽚DDR器件)，可使⽤IC来产⽣VREF。IC内部集成了两种电压VTT和VREF，其中VTT在重负载的情况下最⾼电流可达3.5A，平均电流为0A，VREF的电流⽐较⼩，⼀般只有3mA左右。
Appropriate DDR termination regulator vendors offering products with VTT, VREF, VDDQ, and VDD outputs include:
Fairchild—ML6554and FAN1655
LinearTechnology—LTC3413 and LTC3831NationalSemiconductor—LP2995 and LP2996Phillips—NE57810 and NE47814TI—TPS51200
1.6、VTT设计
当数据线地址线负载较重时，VTT的暂态电流峰值可达到3.5A左右，这种暂态电流的平均值为0A。⼀些情况下不需要VTT技术(并⾏端接)：
系统中有2个或更少的DDR
总线上需要的电流不是很⾼，中等左右通过仿真验证不需要
VTT电压的产⽣⼀般⽤IC，⼚商包括：Intersil，Philips Semiconductors, Fairchild,National, TI等等。选⽤IC实现VTT，推荐使⽤下⾯的原则：
地址/控制/命令信号线⽤Rt端接到VTT，VTT=VDD/2VTT并不端接时钟信号线，时钟信号线使⽤差分端接技术
VTT与VREF⾛线平⾯在同⼀层，必须具有150mil的距离，推荐它们在不同层
VTT⾛线平⾯需要⾄少2个4.7uF的去耦电容，2个100uF的电容。具体放置位置是VTT的两个端点（at each end）VTT表⾯⾛线宽度⾄少150mil，推荐250mil
上电时序：VTT开始上电必须在VDDQ之后（具体实现⽅式可以采⽤VDDQ来控制VTT电源芯⽚的使能），避免器件latch-up，推荐VTT和VREF同时上电
如果⾛线要分⽀的话，建议使⽤T型分⽀。具体见下图：
1.7、引脚交换特性
同组（Lane）数据线可以交换。原因是内存的数据线只是存放数据，⽽CPU是根据CPU的数据线来存取，与内存的数据线顺序⽆关，相当于把数据存到⼀组容器，数据按什么顺序放就按什么顺序取。有时为了布线⽅便⽽调整组内的顺序。地址线不能交换。原因是模式寄存器的值是通过地址总线发出的（通过A4~A6配置模式寄存器）。
2、PCB设计规则2.1、布局
⾸先要确定DDR的拓扑结构，⼀般⽽⾔，DDR1/2采⽤星形结构，DDR3采⽤菊花链结构（不是所有的DDR3都可以⽤Fly by结构，如果主控芯⽚不⽀持读写平衡（Read and WriteLeveling）功能，则不能使⽤Fly by拓扑结构（因为Fly by结构的DQS和CK不等长没有writeleveling就没法调整DQS和CK之间的偏斜。））。拓补结构只影响地址线的⾛线⽅式，不影响数据线。星形拓补就是地址线⾛到两⽚DDR中间再向两⽚DDR分别⾛线，菊花链就是⽤地址线把两⽚DDR“串起来”。
DDR2是采⽤T形拓扑结构，这种结构是不是星形结构的删减版？采⽤T形拓扑是因为时序要求信号要同时到达。那DDR3采⽤的Fly by结构，其实就是stub较短的菊花链，之所以采⽤此种结构是因为DDR3多了读写平衡的新技能，即使你们不同时到达，也能把它调过来。所以采⽤何种拓扑结构⾸先要看时序要求。
确定了DDR的拓补结构，就可以进⾏元器件的摆放，有以下⼏个原则需要遵守：
原则⼀，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构；原则⼆，地址线上的匹配电阻靠近CPU（发送端）；原则三，数据线上的匹配电阻靠近DDR；
原则四，将DDR芯⽚摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯⽚的数据引脚靠近CPU；
原则五，如果有VTT端接电阻，将其摆放在地址线可以⾛到的最远的位置。⼀般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。
原则六，DDR芯⽚的去耦电容放在靠近DDR芯⽚相应的引脚。
以下是DDR2的元器件摆放⽰意图（未包括去耦电容），可以很容易看出，地址线可以⾛到两颗芯⽚中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。不带VTT端接电阻的布局图如
带VTT端接电阻的布局图如下：
带VTT端接电阻的情况，地址线上没有串联匹配电阻（DDR3），VTT端接电阻摆放在地址线可以到达的最远距离。如果有数据线匹配电阻则必须靠近DDR放置。
以下是DDR3的元器件布局图，这⾥使⽤的CPU⽀持双通道DDR3，所以看到有四⽚（参考设计是8⽚）DDR3，其实是每两个组成⼀个通道，地址线沿着图中绿⾊的⾛线传递，实现了菊花链拓扑。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地⽅。同样地，数据线上的端接电阻也放置在了靠近DDR3芯⽚的位置，数据线到达CPU的距离很短。同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地⽅。
2.2、布线
2.2.1、设置线宽与线距
DDR⾛线线宽与阻抗控制密切相关，经常可以看到很多同⾏做阻抗控制。对于纯数字电路，完全有条件针对⾼速线做单端阻抗控制；但对于混合电路，包含⾼速数字电路与射频电路，射频电路⽐数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频⾛线不可能太细，否则会引起较⼤的损耗，所以在混合电路中，往往舍弃数字电路的阻抗控制。
DDR的供电⾛线，建议8mil以上，在Allegro可以针对⼀类线进⾏物理参数的统⼀设定，可以建⽴PWR-10MIL的约束条件，并为所有电源⽹络分配这⼀约束条件。
间距的控制要考虑阻抗要求和⾛线的密度。通常采⽤的间距原则是2W或者3W。如果有⾜够的空间来⾛线，可以将数据线按3W的间距来⾛，可以减⼩很多串扰。如果实在不⾏⾄少要保证2W的间距。除此之外，数据线与其它信号线的间距⾄少要有3W的间距，如果能更⼤则更好。时钟与其它的信号线的间距⾄少也要保持3W，并尽可能的⼤。绕线的间距也可以采⽤2W和3W原则，应优先⽤3W原则。相邻两层尽量参考GND。对于线间距，也可以在Allegro中建⽴⼀种约束条件，为所有DDR⾛线（XNET）分配这样的约束条件。
还有⼀种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚⽐较密集的时候，这样的规则是⽆法满⾜的，这就需要在CPU或DDR芯⽚周围设定允许⼩间距、⼩线宽的区域规则。
2.2.2、设置等长规则
对于数据线，DDR1/2与DDR3的规则是⼀致的：每个BYTE与各⾃的DQS，DQM等长，即DQ[0:7]与DQS0，DQS0N，DQM0等长，DQ[8:15]与DQS1，DQS1N，DQM1等长，以此类推。
地址线⽅⾯的等长，要特别注意，DDR1/2与DDR3是很不⼀样的。对于DDR1/2，需要设定每条地址到达同⼀⽚DDR的距离保持等长。对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。
2.2.3、⾛线及等长⾛线注意事项如下：
所有⾛线尽量短；⾛线不能有锐⾓；尽量少打过孔；
保证所有⾛线有完整的参考平⾯，地平⾯或电源平⾯都可以，对于交变信号，地与电源平⾯是等电位的；尽量避免过孔将参考⾯打破，不过这在实际中很难做到；
⾛完地址线和数据线后，务必将DDR芯⽚的电源脚，接地脚，去耦电容的电源脚，接地脚全部⾛完，否则在后⾯绕等长时会很⿇烦。⼀般来说，DQ，DQS，DM和时钟信号线选择VSS作为参考平⾯，因为VSS⽐较稳定，不易受到⼲扰，地址/命令/控制信号线选择VDD作为参考平⾯，因为这些信号线本⾝就含有噪声。
完成等长规则的设定后，最后⼀步也是⼯作量最⼤的⼀步：绕等长。在这⼀步，我认为只有⼀点规则需要注意：尽量采⽤3倍线宽，圆弧绕等长。
绕等长完成后，最好把DDR相关⽹络锁定，以免误动。
DDR数据线⽤DQS来锁存，因此要和DQS保持等长。地址、控制线⽤时钟来锁存，因此要和时钟保持等长，⼀般等长就没有什么问题。阻抗⽅⾯，⼀般来说DDR需要60欧姆，DDR2需要50欧姆，⾛线不要打过孔，避免阻抗不连续。串扰⽅⾯，只要拉开线距，⼀层信号⼀层地，就不会出问题。
⽆论是PCB上使⽤芯⽚还是采⽤DIMM条，DDRx(包括DDR3，DDR4等)相对于传统的同步SDRAM的读写，主要困难有三点：
第⼀，时序。由于DDR采⽤双沿触发，和⼀般的时钟单沿触发的同步电路，在时序计算上有很⼤不同。DDR之所以双沿触发，其实是在芯⽚内部做了时钟的倍频，对外看起来，数据地址速率和时钟⼀样。为了保证能够被判决⼀组信号较⼩的相差skew，DDR对数据DQ信号使⽤分组同步触发DQS信号，所以DDR上要求时序同步的是DQ和DQS之间，⽽不是⼀般数据和时钟之间。另外，⼀般信号在测试最⼤和最⼩飞⾏时间Tflight时，使⽤的是信号沿通过测试电平Vmeas与低判决门限Vinl和和⾼门限Vinh之间来计算，为保证⾜够的setup time和hold
time，控制飞⾏时间，对信号本⾝沿速度不作考虑。⽽DDR由于电平低，只取⼀个中间电平Vref做测试电平，在计算setup time和hold time时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯⽚资料中都有介绍。
第⼆，匹配。DDR采⽤SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为⾼电平⼀半。这个上拉会提供
buffer⼯作的直流电流，所以电流很⼤。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端⼀个上拉；地址信号上，发射端⼀个串连电阻，靠近DDR端⼀个上拉。
第三，电源完整性。DDR由于电平摆幅⼩(如SSTL2为2.5V，SSTL1为1.8V)，对参考电压稳定度要求很⾼，特别是Vref和VTT，提供DDR时钟的芯⽚内部也常常使⽤模拟锁相环，对参考电源要求很⾼；由于VTT提供⼤电流，要求电源阻抗⾜够低，电源引线电感⾜够⼩；此外，DDR同步⼯作的信号多，速度快，同步开关噪声⽐较严重，合理的电源分配和良好的去耦电路⼗分必要。
3、DDR4布线（Tabbed Routing）
DDR4有⼀种特殊的布线⽅式：Tabbed Routing，Tabbed routing由intel公司2015年3⽉份提出，主要⽤在下⼀代处理器SKYLAKE平
台，DDR4的⾛线⽅式。TabbedRouting主要的⽅法是在空间⽐较紧张的区域（⼀般为BGA区域和DIMM插槽区域），减⼩线宽，⽽增加凸起的⼩块（Tab），这种⽅法可以增加两根线之间的互容特性⽽保持其电感特性⼏乎不变，⽽增加的电容可以有效控制每⼀层的的阻抗，减⼩外层的远端串扰。该⽅法对阻抗和远端串扰可以很好的平衡，对于Tab的尺⼨，需要根据实际PCB做详细的仿真设计，Intel也提供了⼀些Tool可以参考。
Tabbedlines have been proposed to reduce or eliminate FEXT(Far-end Crosstalk).
Tabbed Routing详细可参见《Intel: Crosstalk Mitigation andImpedance Management Using Tabbed Lines》⼀⽂.
除了JESD79系列规范，还可以参见Micron(TN-46系列、TN-41系列)⽂档。本⽂转载⾃ 硬件助⼿
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