实验一 QuartusⅡ文本输入法设计组合逻辑电路
（1）实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、仿真和硬件测试。 （2）实验内容：
Ⅰ.利用QuartusⅡ完成2选1多路选择器的文本编辑输入、编译和仿真测试，给出仿真波形分析说明。 【参考程序】：
ENTITY mux21a IS
PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS BEGIN
PROCESS (a,b,s) BEGIN
IF s =‘0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
Ⅱ.对实验内容Ⅰ的电路进行引脚锁定及硬件下载测试。建议选择实验电路模式5（参考附图2-7），用键1（PIO0,引脚号为1）控制s； a和b分别接clk5(引脚号为16)和clk0（引脚号为93）；输出信号y接扬声器spker（引脚号为129）。在实验箱通过短路帽选择clock5接1024Hz信号，clock0接256Hz信号。最后进行编译、下载和硬件测试实验（通过键1控制s，可使扬声器输出不同音调）。 （3）实验报告：
1．实验Ⅰ的仿真波形报告分析说明。 2．实验Ⅱ硬件测试的详细实验说明。
实验二 QuartusⅡ文本输入法设计时序逻辑电路
（1）实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序逻辑电路的设计、仿真和硬件测试。 （2）实验内容：
Ⅰ.用VHDL设计一个带异步复位和同步时钟使能的D触发器，并利用QuartusⅡ进行编辑输入、编译、仿真及硬件测试。建议使用实验电路模式5。 Ⅱ.用VHDL设计一个带异步清零的8位锁存器，并利用QuartusⅡ进行编辑输入、编译、仿真及硬件测试。建议使用实验电路模式1,PIO7-PIO0接输入信号（键1、键2控制输入），PIO39-PIO32接输出信号，PIO48(键7)接清零信号，PIO49(键8)接锁存信号。 （3）实验报告：
1．给出实验Ⅰ的设计程序、仿真波形报告的分析说明及硬件测试的结果。 2．给出实验Ⅱ的设计程序、仿真波形报告的分析说明及硬件测试的结果。 3．分析比较两个实验的仿真和硬件测试结果，说明这两种电路的异同点。
实验三 QuartusⅡ图形输入法设计逻辑电路
（1）实验目的:熟悉使用QuartusII的原理图输入方法设计简单组合逻辑电路,掌握层次化原理图设计的方法。 （2）实验原理：
一个1位全加器可以由两个半加器和一个或门构成，其电路原理图如下：
图3-1 半加器原理图
表3-1 半加器真值表
a 0 0 1 1 b 0 1 0 1
so 0 1 1 0 co 0 0 0 1
图3-2 全加器原理图
（3）实验内容
Ⅰ. 完成半加器的设计，包括原理图输入、编译、仿真，并将此半加器电路设置成一个硬件符号入库。
Ⅱ. 建立一个更高层次的原理图文件，利用以上获得的半加器构成1位全加器，并完成编译、仿真及硬件测试。
建议选择电路模式5，键1、键2、键3（PIO0/1/2）分别接ain、bin、cin，发光管D2、D1（PIO9/8）分别接sum和cout。 （4）实验报告
1.给出实验Ⅱ的仿真波形报告分析。
2.给出实验Ⅱ的硬件测试过程说明和结果分析。
实验四 7段数码显示译码器设计
（1）实验目的：学习7段数码显示译码器的设计；学习VHDL的CASE语句应用。 （2）实验原理：7段数码显示译码器是纯组合逻辑电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。图4-1是共阴七段数码管，译码器的输出信号的7位分别接数码管的7个段，高位在左，低位在右。例如当输出信号为“”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发光，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，程序中的输出端应改为8位的标准逻辑位矢量。
图4-1 共阴数码管及其电路
（3）实验内容:
Ⅰ.用VHDL中的CASE语句设计一个显示十六进制数的7段数码显示译码器，输入是从“0000”～“1111”16个4位二进制数，数码管显示的是从‘0’～‘F’16个字符。在QuartusII上进行编辑、编译及仿真，给出其所有信号的时序仿真波形。 【部分参考程序】
…
PROCESS( A ) BEGIN
CASE A IS
WHEN \"0000\" => LED7S <= \"\" ; …
WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ;
提示：仿真时可用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图4-2所示。
图4-2 7段译码器仿真波形
Ⅱ.引脚锁定及硬件测试。建议选用实验电路模式6，用数码管8显示译码输出（PIO46-PIO40）,键8、键7、键6和键5四位控制输入数据，对译码器进行硬件测试。 （4）实验报告
1. 给出实验Ⅰ的完整程序，说明程序中各语句的含义及其整体功能。 2. 给出实验Ⅰ的时序仿真波形报告及其分析说明。 3. 给出实验Ⅱ的硬件测试过程及结果的说明。
实验五 数控分频器的设计
（1）实验目的：学习数控分频器的设计方法。
（2）实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器可用计数值可并行预置的加法计数器设计实现。 （3）实验内容：
Ⅰ. 用VHDL设计一个数控分频器，利用QuartusⅡ进行编辑输入、编译及时序仿真。仿真时输入不同的预置值D，给出如图5-1的时序波形。
100.0μs 200.0μs 300.0μs 400.0μs 图5-1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)
Ⅱ.引脚锁定及硬件测试。建议选择实验电路模式1，键2和键1负责输入8位预置数D(PIO7-PIO0)；时钟信号CLK由clock0输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。 （4）实验报告：
1．根据图5-1的波形提示，分析参考程序中的各语句功能、设计原理及逻辑功能，说明进程P_REG和P_DIV的作用。 2．给出时序仿真波形报告及其分析说明。 3．给出硬件测试的过程及结果的分析说明。
【参考程序】
LIBRARY IEEE; USE _LOGIC_; USE _LOGIC_; ENTITY DVF IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END;
ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN
IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = \"\" THEN
CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1;
FULL <= '0'; END IF; END IF;
END PROCESS P_REG ; P_DIV: PROCESS(FULL)
VARIABLE CNT2 : STD_LOGIC; BEGIN
IF FULL'EVENT AND FULL = '1' THEN
CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0'; END IF; END IF;
END PROCESS P_DIV ; END;
实验六 8位数码扫描显示电路设计
（1）实验目的：学习扫描显示电路的设计。
（2）实验原理：图6-1所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管为关闭状态。根据这种电路状况，如果要在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
图6-1 8位数码扫描显示电路
参考程序中，clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图6-1中的8个选通信号：k1、k2、…k8 。程序中CNT8是一个3位计数器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序；进程P1是对8个数码管选通的扫描程序，例如当CNT8等于\"001\" 时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出\"\"，显示在数码管上即为“3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。 （3）实验内容：
Ⅰ. 用VHDL设计一个8位数码扫描显示电路，利用QuartusⅡ进行编辑输入、编译及时序仿真。
Ⅱ.引脚锁定及硬件测试。将实验系统左上方（即8个数码管左边）的跳线开关选择向下插（注意：实验结束后要恢复原位），这时实验系统的8个数码管构成图6-1的电路结构。时钟CLK可选择clock0，通过跳线选择16384Hz信号。SG的7个段控制信号SG(0)、SG(1)、…、SG(6)分别与PIO49、PIO48、…、PIO43
连接，BT的8个位选控制信号BT(0)、BT(1)、…、BT(7)分别与PIO41、PIO40、…、PIO34连接。 （4）实验报告
1．说明程序中各语句的含义及其整体功能。如要在扫变时显示“12468ACE”，应如何修改程序？
2．给出时序仿真波形报告及其分析说明。 3．给出硬件测试的过程及结果的分析说明。
【参考程序】
LIBRARY IEEE;
USE _LOGIC_; USE _LOGIC_;
ENTITY SCAN_LED IS PORT (CLK : IN STD_LOGIC;
SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --段控制信号输出g～a
BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); --位选控制信号输出k8～k1 END SCAN_LED;
ARCHITECTURE one OF SCAN_LED IS
SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0); --扫描计数信号 SIGNAL A : INTEGER RANGE 0 TO 15; BEGIN
P1：PROCESS( CNT8 ) --数码管选通 BEGIN
CASE CNT8 IS
WHEN \"000\" => BT <= \"\" ; A <= 1 ; WHEN \"001\" => BT <= \"\" ; A <= 3 ; WHEN \"010\" => BT <= \"\" ; A <= 5 ; WHEN \"011\" => BT <= \"\" ; A <= 7 ; WHEN \"100\" => BT <= \"\" ; A <= 9 ; WHEN \"101\" => BT <= \"\" ; A <= 11 ; WHEN \"110\" => BT <= \"\" ; A <= 13 ; WHEN \"111\" => BT <= \"\" ; A <= 15 ; WHEN OTHERS => NULL ; END CASE ; END PROCESS P1;
P2：PROCESS(CLK) --扫描计数 BEGIN
IF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1; END IF;
END PROCESS P2 ;
P3：PROCESS( A ) --译码电路 BEGIN
CASE A IS
WHEN 0 => SG <= \"\"; WHEN 1 => SG <= \"\";
WHEN 2 => SG <= \"\"; WHEN 3 => SG <= \"\"; WHEN 4 => SG <= \"\"; WHEN 5 => SG <= \"\"; WHEN 6 => SG <= \"\"; WHEN 7 => SG <= \"\"; WHEN 8 => SG <= \"\"; WHEN 9 => SG <= \"\"; WHEN 10 => SG <= \"\"; WHEN 11 => SG <= \"\"; WHEN 12 => SG <= \"\"; WHEN 13 => SG <= \"\"; WHEN 14 => SG <= \"\"; WHEN 15 => SG <= \"\"; WHEN OTHERS => NULL ; END CASE ;
END PROCESS P3; END;
附录一 GW48EDA系统实验电路结构图信号名与芯片引脚对照表
结构图上的信号名 EP1K100QC208 引脚号 引脚名称 EP20K200/300EQC240 引脚号 引脚名称 EP1K30/20/50TQC144 引脚号 引脚名称 EP1C3T144 引脚号 引脚名称 PIO0 PIO1 PIO2 PIO3 PIO4 PIO5 PIO6 PIO7 PIO8 PIO9 PIO10 PIO11 PIO12 PIO13 PIO14 PIO15 PIO16 PIO17 PIO18 PIO19 PIO20 PIO21 PIO22 PIO23 PIO24 PIO25 PIO26 PIO27 PIO28 PIO29 PIO30 PIO31 PIO32 PIO33 PIO34 PIO35 PIO36 PIO37 PIO38
7 8 9 11 12 13 14 15 17 18 24 25 26 27 28 29 30 31 36 37 38 39 40 41 44 45 113 114 115 116 119 120 121 122 125 126 127 128 131 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O 224 225 226 231 230 232 233 234 235 236 237 238 239 2 3 4 7 8 9 10 11 13 16 17 18 20 131 133 134 135 136 138 143 156 157 160 161 163 164 I/O0 I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38 8 9 10 12 13 17 18 19 20 21 22 23 26 27 28 29 30 31 32 33 36 37 38 39 41 42 65 67 68 69 70 72 73 78 79 80 81 82 83 I/O0 I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38 1 2 3 4 5 6 7 10 11 32 33 34 35 36 37 38 39 40 41 42 47 48 49 50 51 52 67 68 69 70 71 72 73 74 75 76 77 78 83 I/O0 I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 DPCLK1 VREF2B1 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38
PIO39 PIO40 PIO41 PIO42 PIO43 PIO44 PIO45 PIO46 PIO47 PIO48 PIO49 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 SPKER CLK0 CLK2 CLK5 CLK9
132 133 134 135 136 139 140 141 142 143 144 202 203 204 205 206 207 208 10 99 100 101 102 103 104 111 112 16 19 147 149 148 182 184 78 80 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O 166 169 170 171 172 173 174 178 180 182 183 223 222 221 220 219 217 216 215 197 198 200 201 202 203 204 205 212 209 206 207 184 185 181 151 154 I/O39 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 I/O47 I/O48 I/O49 I/O60 I/O61 I/O62 I/O63 I/O64 I/O65 I/O66 I/O67 I/O68 I/O69 I/O70 I/O71 I/O72 I/O73 I/O74 I/O75 I/O76 I/O77 I/O78 I/O79 I/O I/O I/O CLKIN CLKIN 86 87 88 89 90 91 92 95 96 97 98 137 138 140 141 142 143 144 7 119 118 117 116 114 113 112 111 11 14 110 109 99 126 54 56 124 I/O39 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 I/O47 I/O48 I/O49 I/O60 I/O61 I/O62 I/O63 I/O64 I/O65 I/O66 I/O67 I/O68 I/O69 I/O70 I/O71 I/O72 I/O73 I/O74 I/O75 I/O76 I/O77 I/O78 I/O79 I/O50 INPUT1 INPUT3 I/O53 GCLOK2 84 85 96 97 98 99 103 105 106 107 108 131 132 133 134 139 140 141 142 122 121 120 119 114 113 112 111 143 144 110 109 129 93 17 16 92 I/O39 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 I/O47 I/O48 I/O49 I/O60 I/O61 I/O62 I/O63 I/O64 I/O65 I/O66 I/O67 I/O68 I/O69 I/O70 I/O71 I/O72 I/O73 I/O74 I/O75 I/O76 I/O77 I/O78 I/O79 I/O I/O I/O I/O I/O
附录二 实验电路结构图
1．实验电路信号资源符号图说明
结合附图2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： (1）附图2-1a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。例如，若所标输入的口线为PIO19~16，表示PIO19接D、18接C、17接B、16接A。
(2）附图2-1b是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。
(3）附图2-1c是16进制码（8421码）发生器，由对应的键控制输出4位2进制构成的1位16进制码，数的范围是0000~1111，即^H0至^HF。每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。 (4）直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。
(5）附图2-1d是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。 (6）实验电路结构图NO.5、NO.5A、NO.5B、NO.5C和NO.5D
是同一种电路结构，只不过是
附图2-1 实验电路信号资源符号图
为了清晰起见，将不同的接口
方式分别画出而已。由此可见，它们的接线有一些是重合的，因此只能分别进行实验，而实验电路结构图模式都选“5”。
（7）附图2-1e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是NO.3。
2．各实验电路结构图特点与适用范围简述
（1）结构图NO.0：目标芯片的PIO19至PIO44共8组4位2进制码输出，经7段译码器可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入目标芯片的PIO11~PIO8和PIO15~PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。例如，当键1控制输入PIO11~PIO8的数为^HA时，则发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查附录3。如目标芯片为FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出，也需查阅附录3。例如，目标芯片为XC95108，则输入此芯片的时钟信号有CLOCK0至CLOCK10，共11个可选的输入端，对应的引脚为65至80。具体的输入频率，可参阅附录1的第三节。此电路可用于设计频率计，周期计，计数器等。
(2）结构图NO.1：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键4和键3输入8 位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。 (3）结构图NO.2：可用于作VGA视频接口逻辑设计，或使用4个数码管8-数码管5作7段显示译码方面的实验。
(4）结构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。
附图2-2 实验电路结构图NO.0
附图2-3 实验电路结构图NO.1
附图2-4 实验电路结构图NO.2
87654321实实实PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8PIO15D7PIO14D6PIO13D5PIO12D4PIO11D3PIO10D2PIO9D1PIO8FPGA/CPLD实实实实PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0D16D15D14D13D12D11D10D9实8实7实6实5实4实3实2实1实实实实实实实NO.3
附图2-5 实验电路结构图NO.3
SPEAKER实实实实实实实实实实实实实实实实实实实实实实实实
附图2-6 实验电路结构图NO.4
87654321实实实实实实实实实实实实实实实实实实实实实实实实实实实PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8PIO15D7PIO14D6PIO13D5PIO12D4PIO11D3PIO10D2PIO9D1PIO8FPGA/CPLD实实实实PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0D16D15D14D13D12D11D10D9实8实7实6实5实4实3实2实1实实实实实实实NO.5
附图2-7 实验电路结构图NO.5
SPEAKER
附图2-8 实验电路结构图NO.6
87654321扬声器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41D1PIO40FPGA/CPLD目标芯片PIO47-PIO40PIO7PIO6PIO5PIO4PIO3PIO2PIO0D16D15D14D13D12D11D9单脉冲单脉冲键8键7键6键5单脉冲键4键3键2键1实验电路结构图NO.7
附图2-9 实验电路结构图NO.7
SPEAKER译码器译码器译码器译码器译码器译码器
附图2-10 实验电路结构图NO.8
附图2-11 实验电路结构图NO.9
数码4FPGA/CPLD目标芯片ADEOCCOMPDAWRPIO8PIO37PIO38DA0--+5DA-5--+5C30102JP2C29103FITCOMMADENPIO35数码3数码2数码1PIO39-PIO36PIO43-PIO40PIO47-PIO44D5D4D3D2D11357911131517192468101214161820PIO23PIO22PIO21PIO20PIO19PIO18PIO17PIO16PIO8PIO32PIO33PIO35PIO34扬声器JP2(1/2,3/4)键1212019188151417D13D12D11D10D9PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0 SPEAKER键4键3键2 msb2-12-2EU1750KHZACLOCK750KHZA2-310ADC08092-42-52-62-7AIN026lsb2-8IN-0VCC727EOCIN-1JP2(5/6)25ADD-AAIN11ADD-B(24)10K0ADD-C(23)222ALE+5VVR1912ENABLEref(+)166ref(-)START数码8数码7数码6数码5译码器译码器译码器附图2-12 实验电路结构图NO.5A D8D7D6D16D15D14单脉冲单脉冲单脉冲键8键7键6键5实验电路结构图 NO.5A
数码8PIO46PIO45FPGA/CPLD译码器译码器译码器PIO39-PIO36PIO43-PIO40PIO47-PIO44D8D7D6D5D4D3D2D1目标芯片数码7数码6数码5数码4数码3数码2数码1J74513PS/2接口接PC机12MHZAPIO11PIO12PIO13PIO14B4
附图2-13 实验电路结构图NO.5B D16单脉冲单脉冲单脉冲键8键7键6键5键4键3键2键1扬声器 串行通讯接口532 RS-232接口电路D9SPEAKER附图2-14 实验电路结构图NO.B
D15D14D13D12D11D10PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0PIO15PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO3111121314151617181920VCC10P37GND9P10P358P11P347P12P336P13P32EU35P14X14P15X23P16P312P17P301VCCRST复位键实验电路结构图 NO.5BAT89C2051单片机接口电路
数码4FPGA/CPLD目标芯片JP2COMM67PIO19-PIO16PIO23-PIO20PIO35-PIO325JP2(9,10)PIO43-PIO40PIO47-PIO44DAWRPIO382WR1DAC08329EU2FBPIO15-PIO8IOUT1IOUT2111251pFC27D4PIO11PIO9PIO8PIO10D3D2D1R725.1K+12VCCAIN0TL082/25.1K5.1K译码器译码器102FIT10310K数码3数码2数码1DA-5--+5滤波1滤波0DA0--+5+5AOUT数码8数码7数码6数码5译码器译码器译码器D8D7D6D5 PIO15PIO14PIO13PIO12附图2-15 实验电路结构图NO.5C D12D11D10D9PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO31PIO37/CSWR2XFERA GNDD GNDD0D1D2D3D4D5D6D7+5118173108VREF20VCCVCC765416151413键4键3键2键1 238110K+124TL082/123LM311-12COMPJP2(COMP)4-128D16D15D14D13单脉冲单脉冲单脉冲键8键7键6键5实验电路结构图 NO.5C 87654321实实实实实实实实实实实实实实实实实实实实实实实实实实实PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8PIO15D7PIO14D6PIO13D5PIO12D4PIO11D3PIO10D2PIO9D1PIO8FPGA/CPLD实实实实PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0D16实实实实8实实实D15实实实D14D13D12D11D10D9实7实6实5实4VCC8765VCC实3实2实1实实实实实实实NO.5DADC08031VCC8765PIO34PIO17REFSSTLC549123ADCC4REF+AINREF-GNDVCCI/OCKDOUTCSPIO19123CSVIN+VIN-GNDVCCCLKDOUTREFINPIO28PIO29PIO30PIO24VCC80314REFS123JSL45PIO316PIO257TLC5620GNDREFAREFBREFCREFDDATACLKVCCLDACDACADACBDACCDACDLOAD1413DACCSPEAKERTLV1572PIO171234CSVREFGNDAINDOFSVCCSCLK8765PIO19PIO18PIO34VCCJTL12111098PIO26VCC8765REFSSREFSJAV24CXX1234NCNCNCGNDVCCTESTSCLSDA8765PIO27PIO34VCC93CXXPIO271PIO342PIO173PIO194CSSKDINDOUTVCCNCNCGND1KREFS1K 附图2-16 实验电路结构图NO.5D
附录三 实验报告格式
专业 学号 姓名
实验× ××××××××××
一、 画出所设计电路的方框图 如：
二、 写出VHDL设计程序（或画出原理图）
三、 仿真分析
1.画出仿真结果波形
2.仿真结果波形分析说明
四、硬件测试 1、实验电路模式选择 选择实验电路模式×。
2、电路各端口与芯片引脚连接情况说明
五、硬件测试结果说明
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