TLC3548 芯片中文说明

TLC3548 芯片中文说明 一、特性

⑴14位分辨率；

⑵最大吞吐量为200KSPS；

⑶模拟输入电压范围0V－基准电压； ⑷8路模拟输入通道； ⑸伪差分模拟输入；

⑹SPI/DSP兼容串行接口－SCLK可达25MHz； ⑺单5V电源，3V-5V数字电源； ⑻低功耗

－4mA（内部基准电压：1.8mA）正常工作； －20uA 自动掉电模式；

⑼嵌入式4V基准电压、转换时钟和8x 先入先出寄存器； ⑽硬件控制和可编程采样周期； ⑾可编程自动通道扫描和重复； ⑿硬件默认配置； ⒀积分非线性：最大±1LSB； ⒁微分非线性：最大±1LSB； ⒂噪声谐波比:80.8db；

⒃总谐波失真：-95 db； 二、简介

TLC3544/48是高性能、低功耗、CMOS模数转换器（ADC）。所有元件均可工作在单5V模拟电源和3V至5V的数字电源。该系列器件具有四个数字输入和一个三态数据输出，其中包括片选（/CS）、帧同步信号（FS）、串行输入输出时钟（SCLK）、串行数据输入（SDI）和三态串行数据输出（SDO）。/CS(作用同/SS，从模式选择)，SDI，SDO，和SCLK组成串行端口SPI接口。FS，SDI，SDO，和SCLK组成DSP接口。帧同步信号（FS）表示被发送的串口数据开始的标志。当多个AD转换器连接到DSP的串口时，/CS的作用可以作为芯片选择，以便DSP访问单个的AD转换器。当只有一个AD转换器时，/CS可以直接连接到DGND上。如果FS没有用到（如在SPI接口），则FS必须连接到

DVDD。当SDI连接到DVDD时，上电后，AD转换器被设置成硬件默认模式，不需要软件设置。在最简单情况下，只需要三根线（SDO，SCLK，/CS或FS）连接到主处理器上。

除了高速ADC以及多方面的控制能力之外，此器件还具有一个片内模拟多路复用器。该多路复用器能够选择任何模拟输入或三个内部自测试电压中的一个。采

样保持功能要么在第四个SCLK时钟沿之后自动开始（标准采样），要么由一个特殊引脚/CSTART来控制以便扩展采样周期（扩展采样模式）。为适应高性能信号处理器的更快的SCLK操作，标准采样周期可以设置成12 SCLK短时间采样或者44 SCLK长时间采样。TLC3548能够设置成低功耗工作模式。通过软件掉电/自动掉电模式和可编程设置的转换速度，进一步增强了器件节省功耗的特性。器件内置转换时钟（OSC），也可选用外部SCLK作为转换时钟。TLC3548内置4V电压基准。当外部使用5V基准电压时，器件可以在规定的单极性电源0V-5V范围内工作。 三、引脚图

TLC3548的引脚排列如图所示。其中

1、SCLK 串行时钟输入（用于由主处理器SDI数据输入或由SDO数据输出 时钟控制）。当选择使用外部转换时钟时，此口也可用作转换时钟 源。/CS为低时，SCLK使能；/CS为高时，SCLK禁止数据处理， 但仍然可以作为转换时钟源工作。

2、FS 帧同步信号输入（来自DSP）。FS上升沿表示串口数据帧转换发送 开始（数据输入或数据输出）。当/CS下降沿时，FS为低电平，当 FS为上升沿时，表示工作循环的开始，重启内部4位计数器，使 能SDI，SDO，和SCLK。若FS不用时，可以连接到DVDD。

3、SDI 串口数据输入。其中高4位字节（15：12）表示4位的命令代码， 除了写配置命令外，其余位都必须置0。写配置命令需要额外的12 位数据。如果是FS控制操作开始，在FS的下降沿之后，SCLK的

下降沿时第15位数据被锁存。如果是/CS控制工作开始，在/CS 的下降沿之后，SCLK的下降沿时第15位数据被锁存。其余的数据 （如果有的话）将在SCLK的上升沿被移入，在下降沿被锁存。在4 位计数器计数到16（时钟沿）或/CS由低到高的转换后，无论谁先 发生，经SDI输入的数据将被忽略。具体时间控制请参考规格书中 时间要求部分。当使用硬件默认模式将SDI连接到DVDD（参照器 件初始化部分）。

4、EOC 转换结束（EOC）或主处理器中断信号(/INT)。

转换结束：只用在转换模式00。在采样结束时，EOC将由高电 平变低电平，并且一直保持低电平，直到转换完成，数据准备好。 中断：主处理器中断信号。/INT的下降沿表示数据准备好输 出。/INT可以在/CS下降沿、FS上升沿或/CSTART下降沿之后 被清除。

5、SDO AD转换结果三态串口输出。所有数据位都需要经SDO输出。/CS 为高电平时，SDO为高阻态；/CS下降沿时，SDO输出数据。数据 格式为高字节在前。

当FS用于控制操作开始时，在FS的下降沿之后，在SCLK的第一 个下降沿之前，经SDO输出数据的高字节第15位是有效的。 当/CS用于控制工作开始时，在CS下降沿之后，在SCLK的第一 个下降沿之前，经SDO输出数据的高字节第15位是有效的。

其余数据位在SCLK的上升沿被移出，在SCLK的下降沿之前是有 效的。具体时间控制请参考规格书中时间要求部分。

在选择/转换操作中，最初的14位数据是之前转换结果的数据。 在读FIFO操作中，数据来自FIFO。有两种情况，最后两位数据 将被忽略。

在写操作中，SDO输出将被忽略。

在操作周期开始后的第16个SCLK下降沿，SDO进入高阻态。在 01、10和11转换模式操作时，SDO处于高阻态。

6、DGND 内部电路的数字回路。 7、DVDD 数字电源电压。

8、/CS 芯片选择。当/CS为高电平时，SDO是高阻态，SDI被忽略，SCLK 作为数据时钟被禁止（但如果设置的话，作为转换器时钟仍然 工作）。/CS的下降沿将重启内部的4位计数器，使能SDI和SCLK， 并且使SDO脱离高阻态。

当/CS下降沿时，FS是高电平，/CS下降沿表示器件开始。/CS

作为从选择(/SS)提供SPI接口。

当/CS下降沿时，FS是低电平，FS上降沿表示器件操作循环开 始。/CS作为芯片选择可以使主处理器访问单个的转换器。

9－16、A0-A7 模拟信号输入。模拟信号输入连接到内部的多路复用器。这 个驱动源对于标准采样阻抗不大于1KΩ。为达到更大的源阻 抗，可以通过使用外部硬件转换开始信号/CSTART（/CSTART 的低时间控制采样周期）或者减少SCLK的频率以增加采样周 期来达到。

17、23、AVDD 模拟电源电压

18、22、AGND 内部模拟地回路。除非另有说明，所有的模拟电压测量都 是相对于AGND而言。

19、REEP 外部正基准电压输入。当使用外部基准被，最大输入电压范 围此端输入电压与REFM端电压之差决定。一般在REEP和 REFM之间并联10uF和0.1uF的电容。

20、REFM 外部低参考电压输入。一般将REFM连接到AGND。

21、BGAP 内部带隙电压基准补偿输入。在BGAP和AGND之间需要安 装补偿电容。对于外部基准，需要0.1uF的补偿电容。对 于内部基准，10uF和0.1uF并联的补偿电容。

24、/CSTART 外部采样触发信号。当器件工作时在扩展采样模式（异步 采样模式），用以控制所选的模拟输入通道采样的开始。由 高电平到低电平的转换开始模拟信号的采样。由低电平到 高电平转换是进入采样保持模式，并开始转换。短时间的 /CSTART信号控制采样周期。为了采样正确，/CSTART信号 必须足够长。在由低到高转换之后，为了充分完成转换， /CSTART必须保持足够长时间高电平。/CSTART的使用不受 SCLK、/CS、FS的影响。然而在第11个SCLK的上升沿之 前，最初的/CSTART是无效的。当此信号不用时，将DBDD 连接到DVDD。

三、TLC3548原理与设置 1、转换器

此转换器是采用电荷重分布数位/类比DAC，逐次逼近原理的模数转换器，下图表示采样逻辑框图。在采样周期，采样电容连接到Ain端。当转换器处理开始时，控制逻辑电路直接连接到电荷重分布数位/类比DAC上，通过充放采样电容固定数量的电荷，使比较器达到平衡状态。当平衡后，转换完成，ADC输出代码完成。

2、模拟输入电压范围和内部测试电压

TLC3548有八路模拟输入和三个测试电压。模拟多路复用器根据命令可以选择具体哪一路模拟输入。输入多路复用器采用先断开后连接方式，可以减少通道开关所造成的输入噪声。

当选择内部基准时，TLC3548输入范围为0V-4V；当选择外部5V基准时，TLC3548输入范围0V-5V。 3、模拟输入模式

两种输入模拟信号可选择：单端输入和伪差分输入；

伪差分输入指的是负端输入，Ain(-)；它的电压极限在数量级±0.2V。输 入频率极限 Ain(-)与正端输入Ain(+)一样。这种模式一般用在地噪声抑制和DC偏压偏移等要求的电路中。

当选择了伪差分输入模式时，对TLC3548有四个模拟输入通道对有效。因 为其中一半是作为负端输入的（如图七所示）。

4、基准电压

器件内部内嵌了一个4V的基准。如果选择了内部基准，REFP在内部被设置 连接到4V，而REFM则被设置连接到0V。通过编程可以实现外部基准连接到基准 输入管脚（REEP和REEM）（见表2）。REFM一般连接到模拟地。REFP可以是3V-5V。 一般要求在REFP和REFM之间要并联10uF和0.1uF电容，在BGAP和AGND之间 安装补偿电容（对于内部基准要求10uF与0.1uF电容并联，对于外部基准只需 要0.1uF电容）。 5、操作描述

转换器先采样所选的模拟输入信号，然后转换器把采样值根据设置的输出格 式转换成数字信号输出。转换器有四个数字输入管脚（SDI，SCLK，/CS和FS） 和一个数字输出管脚（SDO）用于与主处理器通信。SDI是串行数据输入引脚， SDO是串行数据输出管脚，SCLK是连接到主处理器的串行时钟。这个时钟用于串 行数据转换时钟信号用的。它也能用于转换时钟源（见表2）。/CS和FS用来开 始操作。/CSTART管脚用于外部硬件采样和转换的触发信号，/INT/EOC管脚用于 中断目的的。 6、器件初始化

器件上电后，EOC/INT开始是高电平，输入数据寄存器全部为0。器件必须初始化在开始转换之前。初始化过程要根据工作模式设置。上电后的第一个转换结果需要忽略。

硬件默认模式：非可编程模式，默认。上电后，如果SDI连接到DVDD，两个连续的活动周期内，通过/CS或FS将器件进入硬件默认模式。其中每个周期必须持续至少16个SCLKs。在这两个周期内将初始化转化器，其中CFR寄存器为800h（外部基准，单极性直接二进制输出代码，标准长周期采样，内部OSC，单端输入，一次性转换模式，EOC/INT管脚设置为/INT），不需要软件设置。

软件可编程模式：可编程。当转换器需要配置时，上电后，主处理器必须首先写A000H进转换器，然后执行写CFR 操作以配置器件。 7、工作循环的开始

每一个工作循环作根据主处理器命令都是几个步骤组成。

工作循环包括三个周期，命令周期，采样周期，转换周期。在命令周期，器件解码来自主处理器的命令。在采样周期，器件根据命令采样所选的模拟信号。在转换周期，采样的模拟信号被转换成数字格式。工作循环由命令周期开始，接着是一个或几个采样周期，然后是转换周期（根据设置），在最后一个转换周期结束。

工作循环在/CS的下降沿或FS的上升沿开始工作。

/CS开启工作循环：在/CS的下降沿时，如果FS是高电平，/CS的下降沿将

开启工作循环。当/CS是高电平时，SDO处于高阻态，SDI和SDO的信号应该被忽略，SCLK不能用于串行数据的时钟。/CS的下降沿重启内部4位计数器，使能SDO，SDI，SCLK。经SDI输入的数据MSB，ID[15]，在/CS的下降沿之后，接着在SCLK的第一个下降沿被锁存，MSB的输出数据，OD[15]，在SCLK的下降沿是有效的。只要/CS连接到从模式选择管脚（/SS），这种模式可用于SPI接口。只要/CS连接到从DSP帧同步信号输出管脚，也用于常规DSP接口，此时FS必须连接到高电平。

FS开启工作循环：在/CS的下降沿时，如果FS是低电平，FS的上升沿将开启工作循环。重启内部4位计数器，使能SDI，SDO，SCLK。跟在FS的下降沿之后，在SCLK的第一个上升沿，ID[15]的数据将被锁存。这种模式用于转换器与主DSP串口连接接口。当多个转换器连接到同一个DSP串口时，/CS可用于芯片选择，这样主DSP可单独访问每一个转换器。当只使用一个转换器时，/CS应该连接到低电平。

开启工作循环之后，在SCLK的上升沿，保存的SDI数据位（要是有的话）将被移入和保存的SDO（要是有的话）将被移出。在SCLK的下降沿输入的数据将被锁存，输出的数据是有效的在SCLK的下降沿之前。在4位计数器计数到16时，SDO将进入高阻态。从SDO的输出数据是前一个转换结果工作在一次性转换模式，或者如果FIFO用的话，是FIFO的栈部（参照图21）。 8、命令周期

在FS上升沿（FS触发工作周期）或者/CS下降沿（/CS触发工作周期），SDI，SDO，SCLK被使能。最初的四个SCLK周期形成命令周期。在此周期中，输入数据的高四位MSB，ID[15：12]，将被移入，并且被解码。这几位代表一个来自主处理器要求处理的4位的命令（见表1，Command Set）。输出数据的高四位MSB，OD[15：12]，也在此周期经过SDO被移出。

命令字包括选择/转换，写CFR，读FIFO，开启掉电，硬件默认模式。其中选择/转换命令包括选择模拟输入和选择测试命令。所有操作都需要进行选择/转换命令的操作。通过选择被转换的模拟信号，在选择后再开始采样/转换处理。写CFR命令可以通过对CFR寄存器，对器件进行设置操作。读FIFO命令是读取FIFO的内容。开启掉电命令可以使器件进入软件掉电模式，这样可以省电。硬件默认模式命令是设置器件进入硬件默认模式。

在命令周期后，若命令是写CFR，保存的12位的SDI将被写进CFR寄存器。否则，这些位信息将被忽略。在自动掉电和软件掉电模式中，这些设置将被保留。如果在第一个8位数据进入以后，SCLK停止（当/CS保持低）了，在SCLK恢复后，下一个8位数据可以继续进入。无论是4位计数器计数到16（SCLK的下降沿）还是/CS由低到高转换的情况发生，SDI的数据都将忽略。

如果命令是选择/转换或读FIFO，保存的12位的输出数据经SDO将被移出。如果不是，SDO的数据将被忽略。无论是4位计数器计数到16（SCLK的下降沿）还是/CS由低到高转换的情况发生，SDO的数据都将忽略。 表1 命令设置（CMR）

采样周期

采样周期在命令周期的后面。选择的信号在此周期被采样。此器件有三个不同的采样模式：标准短周期采样模式，标准长周期采样模式，扩展模式。

标准短周期采样模式：采样时间由SCLK控制，总共需要12个SCLK周期。当采样周期完成后，转换器自动开始进入转换周期。当配置（除了读FIFO和写CFR命令外）完毕后，如果是/CS触发操作，跟在/CS的下降沿之后，采样就在

第四个SCLK的下降沿自动开始；如果是FS开始操作，在FS的上升沿之后，采样就在第四个SCLK的下降沿自动开始了。

标准长周期采样模式：这种采样模式与常规短周期采样模式一样，除了采样时间延长44个SCLKK。

扩展采样模式：外部触发信号，/CSTART，触发采样和转换。SCLK不用做采样。如果选择内部时钟，此时SCLK对于转换是不必要。/CSTART的下降沿开启所选的模拟输入的采样。采样持续进行直到/CSTART为低电平。/CSTART的上升沿结束采样并且开始转换（大约有15ns的内部时间延迟）。/CSTART的发生不受SCLK时钟，/CS和FS的影响。然而，第一个/CSTART不能发生在第11个SCLK的上升沿之前。也就是说，第一个/CSTART的下降沿能发生第11个SCLK的上升沿之时或之后，而不是之前。在/CSTART的下降沿，器件进入外部采样模式并且在/CSTART进入高电平，接着有两个连续的下降沿/CS或者/FS两个连续的上升沿（例如一个读信息操作跟着一个写CFR操作）时结束此模式。第一个/CS信号或者FS信号不能造成转换。外部扩展模式适用于在一个快速的SCLK不适合采样时，或者当一个扩展采样周期需要用来调节不同的输入信号源阻抗。 转换周期

转换周期是工作循环的第三部分。在短周期采样模式的第16个SCLK的下降沿或者在长周期采样模式的地48个SCLK时或者在扩展采样模式中/CSTART的上升沿（内部有15ns的延时），转换周期开始进行。

转换周期需要花费18个转换时钟加上15ns。这个转换时钟源可以是内部晶振OSC，或者外部时钟SCLK。若内部时钟使用的话，转换时钟等效于内部OSC；若外部时钟被使用的话，转换时钟等效于SCLK/4。为了避免过早的终止转换，连续的触发之间必须允许有足够长的时间。在转换周期开始时，/EOC为低电平；

在转换周期结束，并且变为高电平，在这个周期的结束，/INT为低电平。 转换模式

总共有四种转换模式（模式00，01，10，11）。根据转换如何采样和主处理器接口如何使用，每种转换模式有轻微的差别。禁止在重复模式和扫描模式中触发其他不同类型的转换模式。

一次性转换模式（Mode 00）：对于选择的通道，每一次操作循环执行一次采样和转换。FIFO是没有使用。如果选择/EOC时，当转换周期开始进行时，/EOC就会产生。否则，在转换完成后，/INT会产生。在下一次选择/转换操作中，转换的结果会通过SDO管脚输出。

重复模式（Mode 01）：对于通过4位命令选择的通道,每一个操作循环执行双倍采样和转换。结果保存在FIFO寄存器中。采样的次数可以通过CFR寄存器编程设置，而且等于FIFO栈顶。一旦FIFO满栈，将会产生中断/INT，同时操作结

束。如果FIFO没有被读取，里面的数据将在下次操作中被替换。当写CFR命令设置转换模式为01时，此模式操作开始；然后通过选择/转换命令，进行采样和转换固定通道的信号（触发通过/CS，FS或/CSTART），直到到达FIFO的满栈。如果/CS或FS触发采样，在SDI的数据是必须是选择任一通道的命令。在转换状态时，对于设置转换器，这个数据是假代码。在操作的开始以后，它不能改变已经存在的选择的通道设置，直到FIFO寄存器满了。在所有操作结束后，主处理器可以读FIFO，然后重新选择通道，并且开启下一个重复操作模式；或者立刻重选通道，开始下一次重复操作（通过/CS，FS或/CSTAR），或者重新配置转换器，然后根据新的设置，开始一个新的操作。如果/CSTRA触发采样，当FIFO满后，主处理器可以立刻开始下一个重复操作模式（在当前通道）。另外，如果FS触发操作，/CSTART触发采样和转换，在整个转换期间/CS不能触发。这种模式允许主处理器设置转换器，继续监控固定的输入，得到需要的采样数据。

扫描模式（Mode 10）：在每一个操作期间，根据编程的序列，列在扫描序列（通过CFR寄存器的D[4:3]设置）的所有的通道被采样和转换每一次。结果保存在FIFO。当FIFO满栈时，中断/INT就会产生，操作就会结束。在所列的所有通道被访问之前，如果FIFO已经满栈，余下的通道将被忽略。允许主处理器改变扫描序列的长度。当写CFR命令设置扫描序列，扫描模式开始。然后开启（根据串口要求选择/CS、FS或/CSTART）触发，进行采样和转换扫描序列所列的通道，直到FIFO满栈。如果是/CS或FS触发采样的开始，在转换期间，对于设置转换器，SDI的数据必须是选择任一通道的命令。然而，这个命令是假的代码。它不会改变已经存在的转换序列。在FIFO满栈后，转换器会等待读FIFO命令。在读FIFO或写CFR命令执行之前，转换器不进行任何操作。主处理器必须完整的将FIFO的值读出或者执行写CFR操作。如果是/CSTART触发采样的开始，在读FIFO或写CFR命令之后，主处理器必须通过/CS或者FS发送一个额外的选择/转换命令（可选择任意通道）。这个额外的周期被命名为辅助周期，用来设置转换器进入转换状态，但不会对已经存在的转换序列产生影响。另外，如果FS开启操作触发，并且/CSTART触发采样和转换，/CS在转换周期中不能触发。 重复扫描模式（Mode 11）：除了在FIFO满栈之后，在下一个操作循环开始之前，不必再读FIFO，这种模式工作方式与Mode 10一样。下一次扫描可以立刻重复进行，但FIFO的内容会被新的结果替代。主处理器可以完整读FIFO的内容，然后通过执行采样/转换触发（/CS、FS或/CSTART）或者改变器件设置通过写CFR命令，开始下次扫描或重复扫描立刻（对于存在的扫描序列）。 当多个开关从一个通道到另一个通道，寄存器会影响已经存储的DAC电荷分配重新分配。在每一次转换之后，如果改变通道，通道对通道隔离效果将会减弱。例如，在模式10和模式11之间，对于扫描序列0-1-2-3-4，隔离效果大约是

70dB。这种存储结果的影响可以通过增加采样时间和使用采样序列0-0-2-2-4-4-6-6并且对于每个通道忽略第一次采样结果的方式来减弱。图8显示典型的隔离与吞吐量速率比较，当CH0使用正弦信号（35kHz,3.5Vp-p）和CH1使用dc时，在两个通道间轮流转换，同时测量CH1正弦波形的衰减率。

转换时钟和转换速率：

转换时钟源可以使用内部时钟OSC，或外部时钟SCLK。当外部时钟使用时，转换时钟等于SCLK/4。完成一次转换需要花费18个转换周期加15ns。如果选择外部时钟，转换时钟（不包括采样时间）是18×（4/Fslk）+15ns。表4显示当模拟输入源阻抗是1kΩ，最大转换速率（包括采样时间）。

FIFO操作：

转换器有8级FIFO，可以编程有不同的栈底。当到达栈底时，器件会产生

一个中断给主处理器。在模式01，10，和11中，FIFO用来存储一个固定通道或者根据编程设置的扫描序列通道的转换结果。例如，一个应用需要从通道3得到八个结果。在这种情况下，如果栈底设置为满，FIFO就会被来自通道3的8个转换序列数据填满。另一个应用也许需要依次从通道0，2，4，6得到数据。栈底被设置1/2满刻度，并且扫描序列选择0－2－4－6－0－2－4－6。一旦所有的四个数据转换放入FIFO，一个中断被送入主处理器。在上电并执行一个写CFR操作后，FIFO内容将重新设置。FIFO的数据在自动掉电或软件掉电可以保存。 掉电模式：器件有两种掉电模式。

自动掉电模式：当一个转换完成后，器件进入自动掉电模式。在自动掉电模式，当选择内部基准时，器件功耗减少到大约1.8mA。内嵌基准可以使器件立刻恢复工作。恢复过程非常快，足够在循环之间使用。激活/CS，FS，/CSTART可以使器件从掉电状态恢复。当使用外部基准时,SCLK停止，这时电源电流是20uA。 软件掉电模式：写8000h到器件可以使器件进入软件掉电状态，并且整个器件（包括内嵌基准）进入掉电状态。如果SCLK停止，电源电流可以减少到大约20uA。一旦器件处于软件掉电模式，不选择/CS可以省电。激活/CS，FS，

/CSTART可以唤醒器件。若选择外部基准，唤醒器件没有延迟；若是内部基准，大约需要20ms来唤醒器件。

除非在扫描操作序列必须再次开始，在任何掉电模式下，寄存器配置不起作用。FIFO内容在两种模式都可以保存。 备注：AD中相关名词解释

1、SPS SamplesPerSecond 每秒抽样数

2、LSB-Least Significant Bit 最小可分辨信号 3、THD-Total Harmonic Distortion 总谐波失真

4、SINAD-噪声谐波比

5、INL－Integral nonlinearity，积分非线性

6、Bandgap voltage reference，常常有人简单地称它为Bandgap。是利用一个与温度成正比的电压与二极管压降之和，二者温度系数相互抵消，实现与温度无关的电压基准。因为其基准电压与硅的带隙电压差不多，因而称为带隙基准。实际上利用的不是带隙电压。现在有些Bandgap结构输出电压与带隙电压也不一致。 7、伪差分输入(Pseudodifferential input)，伪差分模式时，信号与输入的正端连接，信号的参考地与输入的负端连接。伪差分输入减小了信号源与设备的参考地电位(地环流)不同所造成的影响，这提高了测量的精度，并允许在仪器放大器的共模电压范围内与浮动信号连接。伪差分输入与差分输入在减小地环流和噪声方面是非常相似的，不同的方面在于，差分输入模式下，负端输入是随时间变化的，而在伪差分模式下，负端输入一定仅仅是一个参考。描述伪差分的另外一种方式就是，输入仅仅在打破地的环流这个意义上是差分的，而参考信号(负端输入)不是作为传递信号的，而仅仅是为信号(正端输入)提供一个直流参考点。 8、FIFO: First In First Out, 先进先出。